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目录
I 考查目标........................................................................................ 2
II 考试形式和试卷结构 ..................................................................2
III 考查内容..................................................................................... 2
IV. 题型示例及参考答案.................................................................5
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全国硕士研究生入学统一考试
计算机组成原理与数据结构考试大纲
I 考查目标
《计算机组成原理》是我校为全国硕士研究生入学统一考试设置的具有选拔性质的考试
科目。其目的是科学、公平、有效地测试考生是否具备攻读相关硕士专业所必须的基本素质、
一般能力和培养潜能，以利于选拔具有发展潜力的优秀人才入学，为国家培养具有较强分析
与解决实际问题能力的高层次、应用型、复合型的人才。要求考生比较系统地掌握数据结构
和计算机组成原理这两门专业基础课程的基本概念、基本原理和基本方法，能够运用所学的
基本原理和基本方法分析、判断和解决有关理论问题和实际问题。
II 考试形式和试卷结构
一、试卷满分及考试时间
试卷满分为 150 分，考试时间 180 分钟。
二、答题方式
答题方式为闭卷、笔试。
三、试卷题型结构
单项选择题 20 分(每小题 2 分,共 10 题)
简答题 30 分(每小题 5 分,共 6 题)
综合应用题 100 分(题数不固定)
III 考查内容
考查目标：
1.理解单处理器计算机系统中各部件的内部工作原理、组成结构以及相互连接方式，具有完
整的计算机系统的整机概念。
2.理解计算机系统层次化结构概念，熟悉硬件与软件之间的界面，掌握指令集体系结构的基
本知识和基本实现方法。
3.能够运用计算机组成的基本原理和基本方法，对有关计算机硬件系统中的理论和实际问题
进行计算、分析，并能对一些基本部件进行简单设计。
考查内容：
一、计算机系统概述
(一)计算机发展历程
(二)计算机系统层次结构
1.计算机硬件的基本组成
2.计算机软件的分类
3.计算机的工作过程
(三)计算机性能指标
CPU 时钟周期、主频、CPI；MIPS、MFLOPS；指令执行时间。
二、数据的表示和运算
(一)数制与编码
1.进位计数制及其相互转换
3
2.真值和机器数
3.BCD 码
4.字符与字符串
5.校验码
(二)定点数的表示和运算
1.定点数的表示
无符号数的表示；有符号数的表示。
2.定点数的运算
定点数的移位运算；定点数的加/减运算；定点数的乘/除运算；溢出概念和判别方法。
(三)浮点数的表示和运算
1.浮点数的表示
浮点数的表示，浮点数的规格化，IEEE-754 标准
2.浮点数的加/减运算
(四)算术逻辑单元 ALU
1.并行加法器
2.算术逻辑单元 ALU 的组成和结构
三、存储器层次结构
(一)存储器的分类
(二)存储器的层次化结构
(三)半导体随机存取存储器
1.SRAM 存储器的工作原理
2.DRAM 存储器的工作原理
3.只读存储器
(四)主存储器与 CPU 的连接
(五)双口 RAM 和多模块存储器
(六)高速缓冲存储器(Cache)
1.Cache 的基本工作原理
2.Cache 和主存之间的映射方式
3.Cache 中主存块的替换算法
4.Cache 写策略
(七)虚拟存储器
1.虚拟存储器的基本概念
2.页式虚拟存储器
3.段式虚拟存储器
4.段页式虚拟存储器
5.快表
四、指令系统
(一)指令格式
1.指令的基本格式
2.定长操作码指令格式
3.扩展操作码指令格式
(二)指令的寻址方式
1.有效地址的概念
2.常见寻址方式
4
(三)CISC 和 RISC 的基本概念
五、中央处理器(CPU)
(一)CPU 的功能和基本结构
(二)指令执行过程
(三)数据通路的功能和基本结构
(四)控制器的功能和工作原理
1.硬布线控制器
2.微程序控制器
微程序、微指令和微命令；微指令的编码方式；微地址的形成方式。
(五)指令流水线
1.指令流水线的基本概念
2.指令流水线的相关与冲突
六、总线
(一)总线概述
1.总线的基本概念
2.总线的分类
3.总线的组成及性能指标
(二)总线仲裁
1.集中仲裁方式
2.分布仲裁方式
(三)总线操作和定时
1.同步定时方式
2.异步定时方式
(四)总线标准
七、输入输出(I/O)系统
(一)I/O 系统基本概念
(二)外部设备
1.输入设备：键盘、鼠标
2.输出设备：显示器、打印机
3.外存储器：硬盘存储器、磁盘阵列、光盘存储器
(三)I/O 接口(I/O 控制器)
1.I/O 接口的功能和基本结构
2.I/O 端口及其编址
3.I/O 地址空间及其编码
(四)I/O 方式
1.程序查询方式
2.程序中断方式
中断的基本概念；中断响应过程；中断处理过程；多重中断和中断屏蔽的概念。
3.DMA 方式
DMA 控制器的组成；DMA 传送过程。
4.通道方式
5
IV. 题型示例及参考答案
一、单项选择题（每小题 2 分,共 20 分）
1. 下列选项中，描述浮点数操作速度指标的是
A．MIPS B．CPI C．IPC D．MFLOPS
2. 设浮点数的阶码和尾数均采用补码表示，且位数分别为 5 位和 7 位（均含 2 位符号位）。
若有两个数 X=27
×29/32，Y=25
×5/8，则用浮点加法计算 X+Y 的最终结果是
A．00111 1100010 B.00111 0100010
C．01000 0010001 D.发生溢出
3. 假定用若干个 2K×4 位芯片组成一个 8K×8 为存储器，则 0B1FH 所在芯片的最小地
址是
A. 0000H B. 0600H C. 0700H D. 0800H
4. 下列有关 RAM 和 ROM 的叙述中正确的是
Ⅰ. RAM 是易失性存储器，ROM 是非易失性存储器
Ⅱ. RAM 和 ROM 都是采用随机存取方式进行信息访问
Ⅲ. RAM 和 ROM 都可用做 Cache
Ⅳ. RAM 和 ROM 都需要进行刷新
A. 仅Ⅰ和Ⅱ B. 仅Ⅱ和Ⅲ
C. 仅Ⅰ、Ⅱ、Ⅲ D. 仅Ⅱ、Ⅲ、Ⅳ
5. 某计算机存储器按字节编址，主存地址空间大小为 64MB，现用 4M×8 位的 RAM 芯片
组成 32MB 的主存储器，则存储器地址寄存器 MAR 的位数至少是
A．22 位 B．23 位 C．25 位 D．26 位
6. 偏移寻址通过将某个寄存器内容与一个形式地址相加而生成有效地址。下列寻址方式中，
不属于偏移寻址方式的是
A．间接寻址 B．基址寻址 C．相对寻址 D．变址寻址
7. 冯·诺依曼计算机中指令和数据均以二进制形式存放在存储器中，CPU 区分它们的依据是
A．指令操作码的译码结果
B．指令和数据的寻址方式
C．指令周期的不同阶段
D．指令和数据所在的存储单元
8. 单级中断系统中，中断服务程序执行顺序是
I、保护现场
II、开中断
III、关中断
IV、保存断点
V、中断事件处理
VI、恢复现场
VII、中断返回
A：I、V、VI、II、VII B：III、I、V、VII
C：III、IV、V、VI、VII D：IV、I、V、VI、VII
9. 在系统总线的数据线上，不可能传输的是
A．指令
B．操作数
C．握手（应答）信号
6
D．中断类型号
10. 某计算机处理器主频为 50MHz，采用定时查询方式控制设备 A 的 I/O，查询程序运行一
次所用的时钟周期数至少为 500。在设备 A 工作期间，为保证数据不丢失，每秒需对其查询
至少 200 次，则 CPU 用于设备 A 的 I/O 的时间占整个 CPU 时间的百分比至少是
A. 0.50% B. 0.20% C. 0.05% D. 0.02%
二、简答题：（5 分*6=30 分）
1. 冯.诺依曼体系计算机有哪三个特点？
2. 什么是寻址方式？请写出的 4 种寻址方式，并说明如何得到操作数？
3. 半导体存储器的存取时间 tA 和存储周期 tm的概念是什么？为什么 tA(R1)，即将 R0 中的数据与 R1
的内容所指主存单元的数据相加，并将结果送入 R1 的内容所指主存单元中保存。
8
存储器（M）
CB
AB
DB
R0
AddrData
MAR MARin
MDRout
MDR
MDRoutE
MDRinEMDRin
R0out
R1
R1out
R1in
R0in
ACACin
ACout
Add
A
ALU
PC
PCout
PCin
PC+1
IR
至指令译码部件
IRin
MemR MemW
Ain
内总线
下表给出了上述指令取指令和译码阶段每个节拍（时钟周期）的功能和有效控制信号，请
按表中描述方式用表格列出指令执行阶段每个节拍的功能和有效控制信号。
时钟 功能 有效控制信号
C1 MAR ← (PC) PCout, MARin
C2 MDR←M(MAR)
PC←(PC)+1
MemR, MDRinE
PC+1
C3 IR←(MDR) MDRout, IRin
C4 指令译码 无
七、（15 分）某 16 位计算机中，带符号整数用补码表示，数据 Cache 和指令 Cache 分离。
下表给出了指令系统中部分指令，其中 Rs 和 Rd 表示寄存器，mem 表示存储单元地址，(x)
表示寄存器 x 或存储单元 x 的内容。
名称 指令的汇编格式 指令功能
加法指令 ADD Rs,Rd (Rs) + (Rd)→Rd
算术/逻辑左移 SHL Rd 2*(Rd)→Rd
算术右移 SHR Rd (Rd)/2→Rd
取数指令 LOAD Rd,mem (mem)→Rd
存数指令 STORE Rs,mem (Rs)→mem
该计算机采用 5 段流水方式执行指令，各流水段分别是取指(IF)、译码/读寄存器(ID)、执行
/计算有效地址(EX)、访问存储器(M)和结果写回寄存器(WB)，没有采用旁路技术处理数据
相关，并且同一个寄存器的读和写操作不能在同一个时钟周期内进行。请回答下列问题。
9
(1) 若高级语言程序中某赋值语句为 x = a+b，x、a 和 b 均为 int 型变量，它们的存储单元地
址分别为 [x]、[a]和[b]。该语句对应的指令序列及其在指令流水线中的执行过程示意图
如下所示。
I1 LOAD R1,[a]
I2 LOAD R2,[b]
I3 ADD R1,R2
I4 STORE R2,[x]
时间单元
指令 1 2 3 4 5 6 7 8 9 10 11 12 13 14
I1 IF ID EX M WB
I2 IF ID EX M WB
I3 IF ID EX M WB
I4 IF ID EX M WB
则这 4 条指令执行过程中，I3 的 ID 段被阻塞的原因各是什么？
(2) 若高级语言程序中某赋值语句为 x = 2*x+a，x 和 a 均为 unsigned int 类型变量，他们的存
储器单元地址分别表示为[x]、[a]，则执行这条语句至少需要多少个时钟周期？要求模仿
题(1)画出这条语句对应的指令序列及其在流水线中的执行过程示意图。
八、（15 分）某计算机系统共有五级中断，其中断响应优先级从高到低为 1，2，3，4，5。
但系统的中断处理部分作出如下规定：处理 1 级中断时屏蔽其他级中断；处理 2 级中断时屏
蔽 4，5 级中断；处理 3 级中断时屏蔽 2，4，5 级中断；处理 4 级中断时不屏蔽其他中断，
处理 5 级中断时屏蔽 4 级中断。
(1) 试问中断处理优先级（从高到低）是什么？并用表格写出在各中断处理程序中设置的中
断屏蔽字（1 表示屏蔽，0 表示允许）。
(2) 假定在运行用户程序时同时出现 1 级、2 级和 3 级中断请求，在处理 2 级中断时，又出
现了 4 级中断请求。在处理 4 级中断时又出现了 5 级中断请求。试问以上各个中断处理完成
的顺序（可以文字叙述也可以画图表示）。
参考答案
一、单项选择题
1. D; 2. D; 3. D; 4. A; 5. D; 6. A; 7.C; 8. A; 9. C; 10. B;
二、简答题：（5 分*10=50 分）
1. 答：采用二进制，存储程序控制，由存储器、运算器、控制器、输入设备、输出
设备这五个部分构成。
2. 答：根据指令中的形式地址找到操作数有效地址的方式，称为寻址方式。
10
寄存器寻址，指令中存放的是寄存器的地址，寄存器中为操作数。
寄存器间接寻址，指令中存放的是寄存器的地址，寄存器中为内存有效地址，该地址
中的数据为操作数。
直接寻址，指令中存放的是内存的有效地址，该地址中的数据为操作数。
间接寻址，指令中存放的是有效地址的地址，该地址中的数据为操作数的有效地址，
该地址中的数据为操作数。
3. 答：存取时间 tA：从存储器读取一次信息（或写入一次信息）所需要的时间；
存储周期 tm：存储器进行一次完整的读写操作所需的全部时间。
tm〉t A ，因为在读或写操作之后，总会有一段内部状态的恢复时间（破坏性读出）或
稳定时间（非破坏性读出）。
4. 答：
三级存储体系由高速缓冲存储器 Cache、主存储器 MM 及外存储器组成。Cache-MM 层
次以硬件为主；MM-VM 层次解决容量问题。
5. 答：
串行链式，通过相同的总线请求线产生请求，应答信号串行的经过每个部件，硬件简单，
优先级固定，错件出错时，后继部件无法获取总线使用权。
计数查询。优先级可灵活调整，速度慢，总线上的部件总数受计数器位数的限制。
独立请求线。每个部件有独立的请求线和应答线，由硬件直接决定优先级，速度快，优
先级固定。
6. 答：
进入中断周期INTC之前是执行周期EXEC，中断周期结束后是取指周期FIC，进入DMA
周期 DMAC 之前可以是任何一个 CPU 周期。
三、
1)
X 11 001111 1 100 Y 00 110011 1 101
2)对阶
X:
11 100111 1 101
3)
00 110011
+) 11 100111
= 00 011010
规格化结果：
00 110100 1 100
11 001101
+) 11 100111
= 10 110100
规格化结果：
11 011010 1 110
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四、（1）
实验仪的操作
时钟节拍 S0~S6 S7 S8~S10 S11 S12~S14 S15 S16 S17
0000000 1 000 0 000 0 1 0
0010000 0 001 0 001 0 1 1
0000000 0 000 1 100 1 0 0
（2）通常将在同一个微指令周期中不能同时出现的微命令称为相斥性微命令。将在同
一个微指令周期中可以同时出现的微命令称为相容性微命令。
分段原则：相斥性微命令分在同一字段内，相容性微命令分在不同字段内。
（3）
F0：XXoe F1:Xxce F2:ALU F3:SHIFTER
(2 位) (2 位) (3 位) (2 位)
NOP NOP NOP NOP
GRSoe GRSce ADD SV
Soe Ace ADC SL
DATAoe PSWce SUB SR
SUBB
AND
OR
XOR
五、（1）主存地址：
主存区号 区内块号 块内地址
12 3 5
Cache 地址：
Cache 块号 块内地址
3 5
（2）命中。要访问的主存单元地址所对应的区内块号为 100B，即 4；第 4 行 Cache 块
的有效位 V 为 1 且 Tag 为 04CH，与要访问地址的主存区号 04CH 相匹配，故命中。
六、
时钟 功能 有效控制信号
C5 A←(R0) R0out,Ain
C6 MAR←(R1) R1out,MARin
C7 MDR←M(MAR) MemR, MDRinE
C8 AC ←(MDR)+(A) MDRout,Add,ACin
C9 MDR←(AC) ACout,MDRin
C10 M(MAR)←(MDR) MDRoutE, MemW
12
七、
（1）I3 的 ID 段被阻塞是因为需要用到前两条指令装入的 R1 和 R2，即数据相关；
（2）
I1 LOAD R1, [x]
I2 LOAD R2, [a]
I3 SHL R1
I4 ADD R1, R2
I5 STORE R2, [x]
时间单元
指令 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17
I1 IF ID EX M WB
I2 IF ID EX M WB
I3 IF ID EX M WB
I4 IF ID EX M WB
I5 IF ID EX M WB
从流水线执行过程示意图可知，执行指令 x = 2*x+a 至少需要 17 个流水线时钟周期。
八、(1) 中断处理的优先级次序为 1>3>2>5>4
中断屏蔽字
中断服务程序
1 2 3 4 5
1 1 1 1 1 1
2 0 1 0 1 1
3 0 1 1 1 1
4 0 0 0 1 0
5 0 0 0 1 1
(2)
13
用户程序 1 2 3 4 5
1，2，3
4
5
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