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eda时钟设计eda数字钟设计实验总结篇一
物理与电子工程学院 电子信息科学与技术专业 2011级 董思林
指导教师 何传红
摘 要：随着数字电子技术的发展，频率测量成为一项越来越普遍的工作，因此测频计常受到人们的青睐。eda技术是以大规模可编程逻辑器件为设计载体，以硬件语言为系统逻辑描述的主要方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件设计的电子系统到硬件系统的设计，最终形成集成电子系统或专用集成芯片的一门新技术，其设计的灵活性使得eda技术.快速发展和广泛应用。
关键词：可编程逻辑器件；计数；分频；脉冲；扫描 引言
第 1 页（共 7 页）设计领域受到了广泛的接受。
2.1 基本原理
数字频率计的主要功能是测量周期信号的频率。频率是单位时间（1秒）内信号发生周期变化的次数。在给定的1秒时间内对信号波形计数，并将所计数值显示出来，就能读取被测信号的频率。数字频率计首先必须获得相对稳定与准确的时间，然后通过计数器计算这一段时间间隔内的方波脉冲个数并显示出来。这就是数字频率计的基本原理。
2.2 系统框图
图2.2 系统框图
第 2 页（共 7 页）整体功能介绍
3.1 计数器设计
频率计的核心元件之一是含有时钟使能及进位扩展输出的十进制计数器。为此，这里用一个双十进制计数器器件74390和其他一些辅助元件来完成。电路框图如图3.1所示。
图3.1 含有时钟使能的2位十进制计数器
图中，74390连接成两个独立的十进制计数器，待测频率信号clk通过一个与门进入74390的计数器“1”端的时钟输入端1clka。与门的另一端由计数使能信号enb控制：当enb=1时允许计数；enb=0时禁止计数。计数器1的4位输出q[3]、q[2]、q[1] 和q[0] 并成总线表达方式，即q[3..0]，由图左下角的output输出端口向外输出计数值。同时由一个4输入与门和两个反相器构成进位信号，进位信号进入第二个计数器的时钟输入端2clka。第二个计数器的4位计数输出是q[7]、q[6]、q[5] 和q[4]，总线输出信号是q[7..4].这两个计数器的总得进位信号，可由一个6输入与门和两个反相器产生，由cout输出。clr是计数器的清零信号。对图3.1所示电路进行仿真，其波形图如下图3.1.1所示。
第 3 页（共 7 页）
图3.1.1 仿真波形图
3.2 时序控制电路设计
欲使电路能自动测频，还需增加一个测频时序控制电路，如图3.2所示。该电路由三部分组成：4位二进制计数器7493、4-16译码器74154和两个由双与非门构成的rs触发器。
图3.2 测频时序控制电路
output divclk;
reg divclk;
reg [div_width-1:0]counter;
parameter div_num = 500000;
parameter div_width = 19;
//时钟偶数分频模块
//定义输入时钟 //定义输出时钟 //定义寄存器
//定义计数寄存器 //参数，定义分频参数
//参数，定义分频参数占用的位宽
第 4 页（共 7 页）always @(posedge clk)
//分频过程
begin
begin
counter = 0;
divclk = ~divclk;
end
else
第 5 页（共 7 页）为1秒，从而可使数码管直接显示f_in的频率值了；下面一个分频模块把1024hz分频到约51hz作为被测频率f_in输入到十进制计数器。
通过这次eda课程设计，我对课堂上所学到的理论知识的理解加深了许多，自己动脑、动手设计的能力也得到了较大提高。在这次课程设计的过程中，我对 vhdl 语言有了更深的认识。通过查阅相关资料和动手设计我发现我以前对 vhdl 语言的认识太过肤浅，认为 vhdl 语言只能用于设计小型的电路系统。但有了更深刻的认识之后我发现学好 vhdl 语言可以设计出大规模的、功能复杂的电路系统。以前之所以会有错误的认识是因为自己对 vhdl 语言的了解和掌握还不够。现在仔细想想，这次课程设计使得我对 vhdl 语言的理解与应用能力得到了较大的提升，也让我认识到只要深入学习，提升的空间永远是存在的。在设计的过程中我遇到了一些问题，通过查阅书本我发现了产生错误的原因并解决了问题完成了设计。经过反思我发现较大一部分错误是因为操作的不熟练造成的，这也让我明白了要保持设计的高效率必须经常练习。另一方面我第 6 页（共 7 页）也发现了动手实践的重要性。动手实践是理论知识得以灵活运用的必要前提，也是今后走上工作岗位之后能够很好的完成设计工作的技术保证。只有遇到实际问题并根据自己对课堂上获得的专业知识的理解来解决才能真正的提高自己的能力。这也提醒我在平时的学习生活中不能一味埋头于课本知识，当今社会竞争越来越激烈，社会对人才的要求越来越全面，只有理论知识是远远不够的，必须靠实践作支撑。虽然此次设计完成了，但是我意识到，我对fpga 技术仅仅只是停留在入门的阶段，想要有更大的发展，更深入的研究，还需要更多的努力与实践。因此在学习之余我们应该积极参加各种与专业知识有关的实践活动和竞赛，巩固所学的理论知识，多注重培养实际动手能力和专业技术能力，这样才能在以后的工作岗位上有所作为。
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eda时钟设计eda数字钟设计实验总结篇二
多 功 能 数 字 时 钟
专业：11级应用电子技术 班级：二班
学号：110372021307 姓名：贺成林 指导老师：祝宏
日期：2012年6月29日
一、实验目的
1、课程设计是一实践教学环节，是针对《数字电子技术》课程的要求，结合实践对学生进行综合设计性训练，在自学和实践训练中培养学生理论联系实践和实践动手能力，独立地解决实际问题能力。
2、通过课程设计是使学生熟悉和了解可编程专用数字逻辑电路的设计、开发流程，熟悉和了解现代eda设计工具，掌握数字电子系统层次化的设计方法。
已知条件：max+plus软件
基本功能：
1、以数字形式显示时、分、秒的时间；
2、小时计数器为24进制；
3、分秒计数器为60进制。
2、熟悉和了解现代eda设计、编程、编译、仿真及下载技术的全过程。
三、eda 技术介绍
1、eda 技术概况
eda 是电子设计自动化（electronic design automation）的缩写，在 20 世 纪 90 年代初从计算机辅助设计（cad）、计算机辅助制造（cam）、计算机辅助测试（cat）和计算机辅助工程（cae）的概念发展而来的。eda 技术就是以计算机为工 具，设计者在 eda 软件平台上，用硬件描述语言 hdl 完成设计文件，然后由计算机 自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特 定目标芯片的适配编译、逻辑映射和编程下载等工作。eda 技术的出现，极大地提 高了电路设计的效率和可*性，减轻了设计者的劳动强度。
2、altera quartus ii 软件介绍
quartus ii 是 altera 公司的综合性 pld 开发软件，支持原理图、vhdl、veriloghdl 以及 ahdl（altera hardware description language）等多种 设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件 配置的完整 pld 设计流程。
四、关键词
数字计数器、动态显示、快速校分、整点报时、时段控制。
五、实验步骤
1、秒计数器是60进制的。当下面的74161到9时等下一个脉冲来是向上面的74161计数，到5时将两个74161共同预置。从而实现00—59秒的计数功能。
电路图如下：
进行编译及波形仿真，如下图： 将上述文件保存并打包，如图：
2、分计数器是60进制的。功能如秒计数器。其电路图如下：
波形图仿真及打包图如下:
3、小时计数器是24进制的。当下面的74161到9时等下一个脉冲来是向上面的74161计数。但是等到上面的记到2时下面的将不能超过4，所以等上面的记到2，下面的记到4时就将两个74161共同预置。从而实现00—24秒的计数功能。
原理图如下：
仿真的波形图及打包的文件图如下：
4、校时。校时是通过加快时分的计数速度来快速校准时间的。实际上我们把秒脉冲cps加到分计数和时计数上，是他们加快计数速度。所以其中我们需要通过开关来选择。
原理图及打包图如下：
5、时段控制：时段控制是通过7485集成电路的数据比较来控制的。
原理图及打包图如下：
6、整点报时：整点报时是通过整点时的二进制数据规律来报时的。
原理图及打包图如下：
7、将时分秒打包文件连成多功能数字电路图如下：
8、多功能数字钟硬件测试原理图如下：
9、部分制作过程图，如下：
六、实验工具
装有quartusⅱ软件的电脑，eda开发板，相关eda设计方面的书籍。
七、设计中遇到问题及解决方法
1、实验后期的引脚分配及下载方法不当，实验所用电脑没有
2、下载验证过程中时段控制部分有错误，原代码在软件上仿真没有错误，但是下载到实验板验证时，出现错误。解决方法：通过去请教同学及查阅相关资料得到解决。
八、特点和实用性
利用 quartusii 软件，结合所学的数字电路的知识设计一个 24 时多功能数 字钟，具有正常分、秒计时，动态显示、快速校分、整点报时、时段控制的功能。分析整个电路的工作原理，分别说明各子模块的设计原理和调试、仿真、编 程下载的过程，并对最终结果进行总结，最后提出在实验过程中出现的问题和解 决的方案。通过实验掌握一些逻辑组合器件的基本功能和用法，同时体会利用软件设计 电路的方便快捷，避免硬件布线的繁琐，提高效率。
九、心得体会
1、设计必须要有整体概念，提前熟悉软件。刚开始时没头绪，不知道该怎 样分块，进度很慢，加上对软件不是很熟悉，比如：封装要注意哪些，哪些不能 运行，哪些是不正确的操作等等，走了很多冤枉路。
2、设计的模块要分块调试，免得等所有都完工了再调试出错，那样的话很 难确定是什么出错，更加没头绪。有必要的话做一部分后就送到平台上调试，这 样会大大减少出错率。
3、没有硬件软件化的概念，开始设计时没有总体的规划，不知道什么是可行 的，什么是封装，怎样使搭配组合最优化。
十、参阅教材及文献
1、蒋立平编著《数字电路》.南京理工大学翻印；
5、《电子线路实验设计与仿真讲义》。
eda时钟设计eda数字钟设计实验总结篇三
摘要
数字钟是一种用数字电路技术实现时、分、秒计时的钟表。本设计主要是实现数字钟的功能，程序用vhdl语言编写，整体采用top-to-down设计思路，具有基本的显示年月日时分秒和星期的功能，此外还有整点报时功能。该数字钟的实现程序分为顶层模块、年月模块、日模块、时分秒定时模块、数码管显示模块、分频模块、星期模块，此外还有一个库。该程序主要是用了元件例化的方法，此外还有进程等重要语句。
没有脉冲时，显示时分秒，set按钮产生第一个脉冲时，显示年月日，第2个脉冲到来时可预置年份，第3个脉冲到来时可预置月份，依次第4、5、6、7、8个脉冲到来时分别可预置日期、时、分、秒、星期，第 9个脉冲到来时设置星期后预置结束，正常工作，显示的是时分秒和星期。调整设置通过up来控制，up为高电平，upclk有脉冲到达时，预置位加1，否则减1。当整点到达时，报时器会鸣响，然后手动按键停止报时。
关键词：数字钟，vhdl，元件例化，数码管
1、课程设计目的
掌握利用可编程逻辑器件和eda设计工具进行电子系统设计的方法
2、课程设计内容及要求
设计实现一个具有带预置数的数字钟，具有显示年月日时分秒的功能。用6个数码管显示时分秒，set按钮产生第一个脉冲时，显示切换年月日，第2个脉冲到来时可预置年份，第3个脉冲到来时可预置月份，依次第4、5、6、7个脉冲到来时分别可预置日期、时、分、秒，第 8个脉冲到来后预置结束，正常工作，显示的是时分秒。up为高电平时，upclk有脉冲到达时，预置位加1.否则减1，还可以在此基础上增加其它功能。
3、vhdl程序设计
3.1整体设计思路
图3-1-1 整体结构图
图3-1-2 顶层模块引脚图
3.2各模块设计思路
3.2.1 普通计数器（时、分、秒、月、年计数器）设计
时钟模块通过调用程序包的时分秒加减过程语句实现两个六十进制，一个二十四进制，秒的进位信号作为分的计数时钟信号，分的进位信号作为时的时钟信号。时的进位信号通过管脚映射到日期模块的计数时钟信号。
定时功能在时分秒模块中，是由分计数器在到达59时产生一个脉冲，让speaker产生高电位鸣响。
年月模块主要实现月份的十二进制计数器，和100进制的年份计数器。月份的计数信号由日期模块的进位信号传递过来，年份的时钟信号由月份的进位信号产生。
不同月中的天的数量是不同的，例如“大月”就有31“天”，“小月”有30“天”，平年“二月”有28“天”，而闰年“二月”有29“天”。所以天计数器应该具备进制可变的性能。日期模块主要分为三个部分，预置日期加，预置日期减和产生进位信号，使月份增加。平闰年的判断是通过年月模块传输过来年份信号（两个4位的bcd码），如果高位的信号为“xxx0”且低位的信号为“xx00”（如20，84等），或高位为“xxx1”且低位为“xx10”（如32等）则判断为闰年。这种方法的包含了一百年中的所有闰年的情况。然后判断大月小月可以判断月份来确定30进制还是31进制。进位信号也是分为大月、小月、平年闰年来确定是否产生。
图3-2-3 日模块引脚图
3.2.3 led显示模块
通过七进制计数器实现，同时带有预置的功能，不能同年月调整联动，但是能单独调整。
图3-2-4 星期模块引脚图
4、仿真与分析
4.1 日模块
4.2 年月模块
4.3 时分秒定时模块
lock为0时，显示时分秒，lock为5时，预置时，lock为6时，预置分，lock为7时，预置秒。当分到达59时，整点报时器响，speaker高电位，随着手动清零，恢复原位。
4.4 星期模块
初值设为星期1，仿真中显示为：1、2、3、4、5、6、7、1、„
4.5 分频模块
4.6 顶层设计模块
本次课程设计历时两天半，经过自己不断的努力完成了数字钟的设计，程序代码的编写调试及仿真。以前只是看书或者编一些很小的程序用来仿真，觉得没怎么难，但当进行此次课程设计真正处理一个较大程序时，问题便都显现出来。虽然在这个过程中遇到了很多的问题，但是最终都得到了很好的解决。
模块能够使用。在一开始加星期模块时，没怎么考虑，可是当加进去后才发现，星期模块不能与其他模块很好的相连，不能很好的做到与“日模块”相合，后来虽有改动，但最终没能改成功。在加定时器功能时，一开始单独为定时器列了一个模块，所写的程序也很复杂，错误百出，最后程序改好后，仿真却出不来。后来经过同学的提点，就把程序改简单了，单纯的来个脉冲就出现高电平，但后来仿真发现高电平一直在高位，没法给脉冲，最后没办法便手动脉冲。与顶层模块连接后，又发现分满59的脉冲没给，因为我的时分秒全都放在了一起，只能将定时模块挪到时分秒模块中，这样反而使得整个工程简单了一些。
在各个模块都能仿真成功后，顶层模块的程序与仿真却出现了很多问题。首先是顶层模块程序有很多警告，例如“second_waver”没有用到之类的，后来在改动的过程中，便把内变量换为了外变量，但是有些原来的警告没有了，但是新的警告又出现了，原本能够连好的u3与u4 模块均不能正常连接，后来与同学自习查找，才终于将错误找出，由于粗心大意误动了一些元件例化时的变量，使得时间拜拜浪费。最后在仿真的时候，仿真结果出不来，经过与同学商量在每个程序中都给年月日等变量均付了初值，才让仿真出来。
此次课程设计虽然只有短短的两天半的时间，但是经过前期的查找资料，后来的实验室实际操作，再到现在的报告总结，我收获了很多。其实完成一个设计，编程只是很小的一部分，最主要的在于查找资料以及调试程序，此次设计我在查找资料方面做的不是很充分，以至于设计的面很小，而且在遇到问题后不能很快的找出，以后一定要做好准备工作。此次课程设计中遇到的问题看似不大，但都是很好的问题，对我以后的设计有很大的帮助，一定会牢牢记住。
最后，此次课程设计的完成很大程度上取决于老师和同学对我的指导与帮助，这更能说明，一个较大设计的完成及实现，不是仅限于自身，我们要学会与别人交流沟通，才能做到更好。
6、参考文献
[4] [5]
eda时钟设计eda数字钟设计实验总结篇四
1、密码锁输入电路keyb 中对各种分频信号/信号序列的设计有独到之处。该设计中，利用一个自由计数器来产生各种需要的频率，也就是先建立一个n位计数器，n的大小根据电路的需求来决定。n的值越大，电路可以除频的次数就越多，这样就可以获得更大的频率变化，以便提供多种不同频率的时钟信号。若输入时钟为clk，n位计数器的输出为q[n-1，0]，则q(0)为clk的2分频脉冲信号，q(1)为clk的.4分频脉冲信号，q(2)为clk的6分频脉冲信号，……q(n-1)为clk的2n分频脉冲信号;q(5 downt04)取得的是一个脉冲波形序列，其值是依00、01、10、11、00、01周期性变化的，其变化频率为clk的25分频，也就是32分频。我们利用以上规律即可得到各种我们所需要频率的信号或信号序列。
2、在实际系统的开发中有较好的参考价值。
3、密码锁控制电路ctrl，vhd中对于数据的更新及移位方法比较好。程序中使用语句“acc =acc(11 downt0 0)&data_n”非常简洁地同时实现了acc中的低4位用data_n进行更新，而高12位用acc中的原来的低12位左移而来的处理。
4、在密码锁输入电路等模块的程序的设计和仿真中，为了便于观察一些中间结果，在程序中增加了一些观测输出点。这一设计技巧，对于较大的程序或多进程程序的设计非常重要。同时在仿真时，为了便于观测全局结果，降低了分频常数。同理，在进行程序仿真时，对于程序中数目较大的分频/计数/计时常数的修改是非常必要的。
